アルテラFPGA開発環境QuartusIIでVerilogHDLと回路図の同居

アルテラFPGA開発環境QuartusIIでVerilogHDLと回路図の同居

超シンプルな構成で、やってみました。

TOP階層は、Verilog記述。

その中に回路図を入れるという構成。

いちおう、論理合成は成功しました。

資産の非同期論理回路図があって、同期化修正に時間がかるので、

そのまま、使用します。

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